SRAM de taxa de dados quádrupla - Quad Data Rate SRAM

SRAM Quad Data Rate (QDR) é um tipo de memória RAM estática de computador que pode transferir até quatro palavras de dados em cada ciclo de clock . Como SDRAM de taxa de dados dupla (DDR), QDR SRAM transfere dados nas bordas ascendentes e descendentes do sinal de clock. O objetivo principal desse recurso é permitir que as leituras e gravações ocorram em altas frequências de clock sem a perda de largura de banda devido aos ciclos de retorno do barramento incorridos na SRAM DDR. QDR SRAM usa dois relógios, um para dados de leitura e outro para dados de gravação e tem barramentos de dados de leitura e gravação separados (também conhecido como E / S separada), enquanto que DDR SRAM usa um único relógio e tem um único barramento de dados comum usado para ambos lê e escreve (também conhecido como E / S comum). Isso ajuda a eliminar problemas causados ​​pelo atraso de propagação da fiação do relógio e permite a ilusão de leituras e gravações simultâneas (como visto no barramento, embora internamente a memória ainda tenha uma única porta convencional - as operações são em pipeline, mas sequenciais).

Quando todos os sinais de E / S de dados são contabilizados, QDR SRAM não é 2x mais rápido do que DDR SRAM, mas é 100% eficiente quando as leituras e gravações são intercaladas. Em contraste, DDR SRAM é mais eficiente quando apenas um tipo de solicitação é continuamente repetido, por exemplo, apenas ciclos de leitura. Quando os ciclos de gravação são intercalados com os ciclos de leitura, um ou mais ciclos são perdidos para o retorno do barramento para evitar a contenção de dados, portanto, a eficiência do barramento é reduzida. A maioria dos fabricantes de SRAM construiu SRAM QDR e DDR usando o mesmo silício físico, diferenciado por uma seleção pós-fabricação (por exemplo, queimando um fusível no chip).

QDR SRAM foi projetada para comunicações de alta velocidade e aplicativos de rede , onde a taxa de transferência de dados é mais importante do que custo, eficiência de energia ou densidade. A tecnologia foi criada pela Micron e Cypress , mais tarde seguida pela IDT , depois NEC , Samsung e Renesas . A memória Quad Data Rate II + está sendo projetada pela Cypress Semiconductor for Radiation Hardened Environments.

I / O

Entradas de relógio

4 linhas do relógio:

  • Relógio de entrada:
    • K
    • not-K ou / K
  • Relógio de saída:
    • C
    • não-C ou / C

Entradas de controle

Duas linhas de controle:

  • habilitar não gravação: / WPS
  • habilitar não leitura: / RPS

Ônibus

Um barramento de endereço e dois barramentos de dados:

  • Barramento de endereços
  • Dados no ônibus
  • Data out bus

Esquema de clock

  • Endereços
    • Leia o endereço travado na borda ascendente de C
    • Endereço de gravação travado na borda ascendente de K (no modo burst-de-4, burst-de-2 usa borda ascendente de não-K)
  • Dados
    • Escreva
      • Se / WPS for baixo
        • Uma palavra de dados em Data In está travada na borda ascendente de K
        • A próxima palavra de dados no Data In está travada na borda ascendente de / K
    • Leitura
      • Uma leitura é um processo de dois ciclos
      • Se / RPS for baixo
        • A primeira borda ascendente de C trava o endereço de leitura, A
        • A segunda borda ascendente de C coloca a palavra de dados, do endereço A, no barramento de saída de dados
        • A próxima borda ascendente de / C coloca a próxima palavra de dados, do endereço A + 1, no barramento de saída de dados

links externos

  • AN4065 QDR-II, QDR-II +, DDR-II, DDR-II + Guia de Design